请问vhdl顺序语句赋值的有关问题

请教vhdl顺序语句赋值的问题
signal sam1,sam2,sam3 :std_logic;

elsif clk'event and clk='1' then
sam1 <= sig_in;
sam2 <= sam1;
sam3 <= sam2;
end if;

上面是随便写的，只要能表达大概意思就行了

我想知道在时钟上升沿时，sig_in的值是不是会依次被赋给sam1,sam2,sam3？



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What you did is to implement a shift register, the data will go through each register clock by clock in the following order:

sig_in => sam1=> sam2 => sam3

So yes, sig_in 的值依次(clock by clock) 被赋给sam1,sam2,sam3,
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其实三个语句是同时赋值的，只是存在一个建立时间，所以在三个脉冲上升沿就出现了顺序赋值
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拿modlesim仿真一下不就结了？
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楼上的貌似有点问题：要知道vhdl中有很重要的一条是signal和varable赋值的区别，virable是可以实时赋值的，signal好像是得过一段时间才行，不是当时赋值当时就可以改变的那种，具体的你搜下资料吧，时间长了有点既不清了！
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是这样的，你可以用仿真工具再验证一下