专注收集记录技术开发学习笔记、技术难点、解决方案
网站信息搜索 >> 请输入关键词:
您当前的位置: 首页 > Verilog

ip 核生成 rom 及questasim仿真时需要注意的有关问题

发布时间:2011-06-30 07:18:07 文章来源:www.iduyao.cn 采编人员:星星草
ip 核生成 rom 及questasim仿真时需要注意的问题

IP 核生成 ROM 

步骤1:Tools --> MegaWizard Plug-In Manager                                             

 

步骤2:Create a new custom megafuction variation

 

步骤3:Memory Compier --> ROM --> Verilog HDL --> 自定义名称                 

 

步骤4:

 

步骤5: 

 

步骤6:

 

步骤7:

questasim仿真注意问题

1、仿真时要注意是否有 altera_mf 库文件,否则会报错。

     Module 'altsyncram' is not define

      解决方案:

  1. 下载 altera_mf 库文件                                                                                                                                                                                     网址链接:https://yunpan.cn/OcMAKk2i2VirxX  访问密码 a363
  2. 仿真时将 altera_mf.v 与其他文件一起加入到 project 中。

2、要将 .mif 文件放在仿真工程目录下,即与 .mpf 文件在一起,否则将不会有数据输出。

 

友情提示:
信息收集于互联网,如果您发现错误或造成侵权,请及时通知本站更正或删除,具体联系方式见页面底部联系我们,谢谢。

其他相似内容:

热门推荐: