Verilog学习笔记根本语法篇（三）·········赋值语句（待补充）

在Verilog HDL语言中，信号有两种赋值方式。

A）非阻塞赋值（Non-Blocking）方式（如：b<=a;）

(1)在语句块中，上面语句所赋值的变量不能立即为下面的语句所用；

(2)块结束后才能完成这次赋值操作，赋值的职位上次赋值得到的；

(3)在编写可综合的时序逻辑模块时，这是最常用的复制方法。

B）阻塞赋值（Blocking）方式（如：b=a;）

(1)赋值语句完成后，块才结束；

(2)b的值在赋值语句执行完后立刻改变。

(3)在时序逻辑中使用时，可能会产生意想不到的结果。