FPGA里verilog写的程序，使用较大块分布式RAM，会导致综合速度极其缓慢，求解解决思路

FPGA里verilog写的程序，使用较大块分布式RAM，会导致综合速度极其缓慢，求解
rt，比如reg [600*40 - 1:0]reg1;
本来程序不复杂，但如果module使用了上述的大RAM，用synplify综合时，逻辑映射(map)阶段几天时间还没有完成。
定义小点的RAM就很快综合完了，求解，谢谢！
程序需要这么大的分布式RAM，并且器件完全能提供。


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为什么要用分布式RAM？直接用RAM IP不行吗？
大量分布式RAM本来就是设计大忌。不过你硬要用，有个办法
你单独把分布式ram做为顶层综合，然后你的设计再调用这个分布式ram的ngc就好了
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探讨

我有数据要实时处理，需要对分布式RAM里的数据进行大量运算。
块RAM读取数据总要延后一个时钟(sram的特性)，不像分布式RAM，知道地址可以立即用。
我的理解，不知对否？

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求个平均值用得着内存么？直接用硬件就能实现吧？
我连verilog都没用过，瞎说的。
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探讨

我要做实时图像缩放，输入一幅图像，实时缩放后立即输出显示。缩放算法比如执行双线性插值，需要源图像4个点进行运算得到目标图像的一个点。C/C++ code

DestValue = Src1*权值1+Src2*权值2+Src3*权值3+Src4*权值4//Src1-Src4是源图像4个点


上述运算需要一个时钟计算完，分布式ram可以直接一个时钟完成，bram怎么实现？bram读取数据要一个……

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bram会有一个clk的延迟是因为它是“同步”读的，如果您对时钟频率的要求不高的话，可以这样解决：bram接原时钟，其他的逻辑接二分频的时钟，这样在其他逻辑看来，bram一给出地址，就立即输出数据，即实现了“异步”读。我就这样解决过您类似的问题。不知道这个方案是不是能满足您的要求。